在电子学中,信号边缘(英語:signal edge),或称信号边沿,是数字信号在两种逻辑电平(0或1)之间状态的转变。由于数字信号电平由方波来表示,因此这种状态的变化被称为“边缘”。
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信号的一个正緣(rising edge)是数字信号从低电平向高电平的转变。当接入的時脈訊號由低电平向高电平转变时,触发器电路被触发,而当接入的時脈訊號从高电平向低电平转变时,这种转变则被触发器电路忽略,那么我们称这个触发器电路为正緣触发的(rising edge-triggered)。
与上升沿对应的概念为負緣(falling edge),它是指数字信号从高电平向低电平的转变。当接入的時脈訊號由高电平向低电平转变时,触发器电路被触发,而当接入的時脈訊號从低电平向高电平转变时,这种转变则被触发器电路忽略,那么我们称这个触发电路为負緣触发的(falling edge-triggered)。
信号边缘可以被用来触发时序控制,在时间脉冲正緣或負緣触发的T触发器就是一个典型的例子,这类触发器并不是通常的电平敏感,而是信号边缘敏感。此外,在硬件描述语言中,使用Verilog自定义原语(user defined primitives)时,上升沿、下降沿分别以(01)、(10)表示,也可以用缩写字母r、f表示。
参考文献
- 邓元庆、关宇、贾鹏、石会. 数字设计基础与应用. 北京: 清华大学出版社. .
- Samir Palnitkar. Verilog HDL: A Guilde to Digital Design and Synthesis. 电子工业出版社. .
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